FPGA加速卡系統時鐘的晶振選型：從MCU到FPGA的參考時鐘鏈路
FPGA加速卡從MCU、FPGA主控到DDR、PCIe與SerDes，各節點對晶振要求不同。SCTF星通時頻提供低相噪時鐘振蕩器、MHz時鐘振蕩器、DXO差分振蕩器，覆蓋從系統參考源到高速接口的全鏈路分級匹配方案。
一、一張加速卡上，時鐘要過幾道關？
MCU管上電配置與系統管理，FPGA跑主邏輯與加速計算，DDR控制器負責數據緩存與讀寫，PCIe對接主機，SerDes撐高速背板通信——各節點對頻點和精度要求不同，典型單板晶振用量在6至14顆之間。
這些晶振分布在板卡的不同功能模塊中：MCU和PHY通常需要1~2顆通用時鐘，FPGA主控需要1~2顆系統參考源，PCIe和SerDes各需1顆低抖動差分晶振，DDR控制器視方案可能需要獨立參考時鐘。每個節點的選型邏輯都有差異。
二、參考源選錯了會怎樣？
加速卡失效案例中，與時鐘相關的兩類問題最常見：
- PLL鎖定異常：參考源相噪過高或頻率漂移超出規格，FPGA內部PLL失鎖，DDR控制器讀寫時序錯亂、PCIe鏈路訓練失敗。這類問題上層軟件無法感知，排查時容易被忽略。
- 板內時鐘偏移累積：各器件使用不同來源的時鐘，溫漂方向和幅度不一致，板內相位差隨溫度變化累積，導致數據采樣窗口錯位，表現為偶發性的數據傳輸錯誤。
這兩類問題的共同特征是：現象隨機、上層軟件排查無果，根因往往藏在板級時鐘分配方案中。
三、從MCU到FPGA，參考時鐘鏈路怎么搭？
成熟的加速卡時鐘方案通常采用“一顆高精度參考源 + 時鐘緩沖器分發”的架構。整板同源，避免不同源之間的漂移差。各節點晶振選型如下：
低相噪時鐘振蕩器
系統參考源（根）
系列：2CN / 3CN / 5CN / 7CN
封裝：SMD2520 / SMD3225 / SMD5032 / SMD7050
頻率：1~54MHz
頻率公差：±10ppm
工作電壓：1.8V / 2.5V / 3.3V
工作溫度：-40~+85℃
核心指標：相噪≤-145dBc/Hz@1kHz，CMOS輸出
作用：作為整板時鐘根節點，保障系統參考時鐘純凈度
封裝：SMD2520 / SMD3225 / SMD5032 / SMD7050
頻率：1~54MHz
頻率公差：±10ppm
工作電壓：1.8V / 2.5V / 3.3V
工作溫度：-40~+85℃
核心指標：相噪≤-145dBc/Hz@1kHz，CMOS輸出
作用：作為整板時鐘根節點，保障系統參考時鐘純凈度
2CN系列 · 低相噪時鐘振蕩器
MHz時鐘振蕩器
MCU / 以太網PHY
系列：0C/ 1C / 2C / 3C / 5C / 7C
封裝：SMD1612 / SMD2016 / SMD2520 / SMD3225 / SMD5032 / SMD7050
頻率：1~160MHz
頻率公差：±10ppm
工作電壓：1.8V / 2.5V / 3.3V / 5.0V
工作溫度：-40~+85℃
核心指標：CMOS輸出
作用：保障MCU與通信鏈路穩定運行
封裝：SMD1612 / SMD2016 / SMD2520 / SMD3225 / SMD5032 / SMD7050
頻率：1~160MHz
頻率公差：±10ppm
工作電壓：1.8V / 2.5V / 3.3V / 5.0V
工作溫度：-40~+85℃
核心指標：CMOS輸出
作用：保障MCU與通信鏈路穩定運行
1C系列 · MHz時鐘振蕩器
DXO差分振蕩器
PCIe / SerDes
系列：3Z / 5Z / 7Z
封裝：SMD3225 / SMD5032 / SMD7050
頻率：90~200MHz
工作電壓：1.8V / 2.5V / 3.3V
工作溫度：-40~+85℃
核心指標：≤0.5pS max.，LVPECL/LVDS/HCSL差分輸出
作用：滿足PCIe與SerDes參考時鐘的低抖動要求
封裝：SMD3225 / SMD5032 / SMD7050
頻率：90~200MHz
工作電壓：1.8V / 2.5V / 3.3V
工作溫度：-40~+85℃
核心指標：≤0.5pS max.，LVPECL/LVDS/HCSL差分輸出
作用：滿足PCIe與SerDes參考時鐘的低抖動要求
3Z系列 · DXO差分振蕩器
四、小結
- FPGA加速卡的時鐘鏈路設計，核心是“同源”原則——整板共享同一時鐘基準；
- 系統參考源選低相噪時鐘振蕩器作為根節點，Clock Buffer分發到各功能模塊；
- PCIe與SerDes等高速接口需DXO差分振蕩器提供低抖動參考時鐘；
- 分級匹配避免過度設計，也防止關鍵節點選型不足。
FPGA加速卡時鐘鏈路需要評估？
CN系列低相噪時鐘振蕩器與Z系列DXO差分振蕩器支持免費樣品與3-5天快速打樣，整板時鐘方案可參考FPGA時鐘解決方案，選型問題可聯系FAE工程師。
五、常見問題
Q：為什么要用“一顆參考源 + Clock Buffer”架構？
A：整板同源可避免多顆晶振溫漂差異累積，PLL鎖定更穩定，DDR讀寫與PCIe通信一致性也更有保障。
Q：PCIe和SerDes能用同一顆DXO嗎？
A：取決于頻點。PCIe通常取100MHz，SerDes取156.25MHz，兩接口共存時建議各配一顆對應頻點的Z系列DXO差分晶振。
Q：DDR控制器和FPGA主控選型一樣嗎？
A：有區別。DDR對抖動更敏感，建議優先選低相噪時鐘振蕩器或DXO差分輸出低抖動方案；FPGA主控側重頻率穩定度，MHz時鐘振蕩器或低相噪時鐘振蕩器均可勝任。
