156.25MHz差分晶振：FPGA SerDes參考時鐘選型要點
FPGA SerDes高速收發器依賴156.25MHz參考時鐘建立10G以太網鏈路。頻點對準只是入場券，抖動控制才是決定眼圖能否通過的關鍵。本文從工程視角拆解156.25MHz差分晶振的選型邏輯。
一、FPGA SerDes的參考時鐘，為什么156.25MHz是主流？
FPGA加速卡、網絡卡、運動控制卡上的SerDes高速收發器要支撐10G以太網與高速背板通信，參考時鐘幾乎都選156.25MHz這個標準頻點——它與10G鏈路速率嚴格對應，常是整塊板卡時鐘樹的起點。
SerDes內部的PLL以156.25MHz為基準，倍頻到串行數據所需的比特時鐘。頻點一旦偏離，鏈路訓練階段就會握手失敗；頻點對準了但抖動超標，接收端的眼圖張開度會被壓縮，誤碼率上升，10G鏈路跑不穩甚至降速。這類問題在現場排查時最棘手——協議棧狀態正常，但物理層的時鐘已經失鎖。
二、156.25MHz差分晶振選型，主要看什么？
選156.25MHz差分晶振，工程上通常從三個維度判斷：
- 頻點精度：156.25MHz是10G以太網PHY的標準參考頻點，需確保晶振標稱頻率與此嚴格一致；
- 抖動性能：RMS抖動直接影響SerDes眼圖張開度。行業經驗表明，抖動壓到0.5ps以下，才能為鏈路裕量留出足夠空間；
- 輸出電平：需匹配FPGA SerDes引腳的IO電平標準——LVPECL、LVDS、HCSL是三種主流選擇，選型時需確認PHY端支持的差分信號類型。
三、DXO差分晶振在SerDes場景中的定位
SCTF星通時頻DXO差分振蕩器（Z系列）覆蓋156.25MHz頻點，RMS抖動≤0.5ps，支持LVPECL/LVDS/HCSL三種差分輸出模式，可直接對接FPGA SerDes引腳的差分輸入。
差分輸出的核心價值在于抗共模干擾。在電機驅動、電源地彈等強噪聲環境中，差分信號通過"做差取值"的方式抵消共模噪聲，避免時鐘沿被污染，從而守住眼圖余量。具體參數見下方選型對照表。
四、SCTF差分晶振Z系列選型參數
| 參數 | DXO差分晶振（Z系列） |
|---|---|
| 系列 | 3Z/5Z/7Z |
| 頻率范圍 | 90~200MHz |
| 抖動指標 | ≤0.5ps max. |
| 輸出模式 | LVPECL / LVDS / HCSL |
| 封裝 | SMD3225 / SMD5032 / SMD7050 |
| 工作溫度 | -40~+85℃ |
| 典型應用 | 10G以太網PHY（156.25MHz）、SerDes參考時鐘 |
五、小結
- FPGA SerDes參考時鐘選156.25MHz，源于10G以太網PHY的標準頻點要求；
- 頻點對準只是基礎，RMS抖動控制才是決定眼圖余量的關鍵；
- DXO差分晶振（Z系列）抖動≤0.5ps max.，覆蓋156.25MHz頻點，支持三種差分輸出，為SerDes鏈路提供低抖動參考時鐘。
156.25MHz SerDes參考時鐘方案需要評估？
DXO差分晶振支持免費樣品與3-5天快速打樣，整機時鐘方案可參考FPGA時鐘解決方案，選型問題可聯系FAE工程師。
SCTF星通時頻 深耕頻率控制元件 23 年，國家高新技術與專精特新企業，30+ 項專利、11000㎡ 萬級凈化車間與全測品控，為 FPGA SerDes 提供可靠的 156.25MHz 差分時鐘方案。
六、常見問題
Q：SerDes參考時鐘為什么常用156.25MHz？
A：156.25MHz是10G以太網PHY的標準參考頻點，與鏈路速率嚴格對應，被FPGA SerDes普遍采用。
Q：156.25MHz差分晶振抖動多少合適？
A：建議實測RMS抖動≤0.3ps RMS，為10G以太網PHY的眼圖余量留足裕量，降低鏈路失鎖風險。
Q：DXO差分晶振的輸出電平怎么選？
A：LVPECL、LVDS、HCSL三種差分模式均可選，需根據FPGA SerDes引腳的IO電平標準匹配。LVPECL適用于3.3V系統，LVDS適用于低功耗場景，HCSL常見于PCIe參考時鐘。
