FPGA算力加速卡選型：DXO與低相噪晶振怎么配？
FPGA算力加速卡的信號完整性，始于一顆低抖動時(shí)鐘。PCIe與SerDes的參考時(shí)鐘質(zhì)量，直接決定眼圖能否通過、鏈路能否穩(wěn)定運(yùn)行。本文從工程視角拆解時(shí)鐘選型的核心邏輯。
一、加速卡的時(shí)鐘架構(gòu)：四個(gè)關(guān)鍵節(jié)點(diǎn)
工業(yè)AI推理卡、邊緣計(jì)算FPGA卡、數(shù)據(jù)中心加速卡都在把算力密度推向極限。單卡晶振用量通常在8至14顆之間，分布在四個(gè)關(guān)鍵節(jié)點(diǎn)：
- PCIe參考時(shí)鐘：主機(jī)與FPGA之間數(shù)據(jù)通路的時(shí)鐘基準(zhǔn)；
- SerDes參考時(shí)鐘：驅(qū)動10G/25G以太網(wǎng)與高速背板；
- 系統(tǒng)主時(shí)鐘：FPGA內(nèi)部邏輯與DDR控制器的基礎(chǔ)時(shí)基；
- 以太網(wǎng)PHY時(shí)鐘：保障網(wǎng)絡(luò)通信的物理層同步。
這四個(gè)節(jié)點(diǎn)的時(shí)鐘源共用同一套選型邏輯：抖動要低、溫漂要小、交期要穩(wěn)。
二、眼圖余量不足，根因往往在時(shí)鐘源
加速卡失效案例中，PCIe鏈路訓(xùn)練失敗或降速運(yùn)行是最常見的失效模式。排查時(shí)容易盯著FPGA本身，但根因往往在時(shí)鐘源——參考時(shí)鐘抖動超標(biāo)，直接反映為發(fā)送端眼圖質(zhì)量下降，接收端采樣裕量被壓縮。
眼圖過不了，本質(zhì)上就是抖動沒控住。
三、兩款晶振，各守一路
SCTF星通時(shí)頻針對FPGA算力加速卡的兩類時(shí)鐘需求，采用分域方案：
- DXO差分振蕩器（Z系列）：支持LVPECL/LVDS/HCSL三種差分輸出，專攻PCIe參考時(shí)鐘與SerDes參考時(shí)鐘；
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- 低相噪時(shí)鐘振蕩器（CN系列）：負(fù)責(zé)系統(tǒng)主時(shí)鐘、以太網(wǎng)PHY時(shí)鐘、電源管理時(shí)鐘等單端時(shí)鐘域。
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具體選型參數(shù)見下方表格。
四、選型對照
| 對比項(xiàng) | DXO差分晶振（Z系列） | 低相噪時(shí)鐘振蕩器（CN系列） |
|---|---|---|
| 頻率范圍 | 90~200MHz | 1~54MHz |
| 核心指標(biāo) | ≤0.5pS max. | ≤-145dBc/Hz offset 1kHz |
| 輸出模式 | LVPECL / LVDS / HCSL | CMOS |
| 封裝 | SMD3225 / SMD5032 / SMD7050 | SMD2016 / SMD2520 / SMD3225 |
| 工作溫度 | -40~+85℃ | -40~+85℃ |
| 典型應(yīng)用 | PCIe參考（100MHz）、SerDes參考（156.25MHz） | 系統(tǒng)主時(shí)鐘、以太網(wǎng)PHY、電源管理 |
五、國產(chǎn)替代窗口，為什么現(xiàn)在值得看？
FPGA時(shí)鐘領(lǐng)域長期被海外品牌主導(dǎo)，隨著國產(chǎn)FPGA品牌在工業(yè)AI推理、邊緣計(jì)算等場景的份額提升，配套時(shí)鐘芯片的國產(chǎn)化也在提速。
SCTF星通時(shí)頻深耕頻率控制元件23年，國家高新技術(shù)與專精特新企業(yè)，30+項(xiàng)專利、11000㎡萬級凈化車間與全測品控，為FPGA算力加速卡提供自主可控、穩(wěn)定交付的差分與單端時(shí)鐘方案。關(guān)鍵性能指標(biāo)對標(biāo)海外品牌，支持免費(fèi)樣品與快速打樣，幫助工程師在保障信號完整性的前提下，高效完成國產(chǎn)化方案評估與導(dǎo)入。
FPGA算力加速卡時(shí)鐘方案需要評估？
DXO差分晶振與低相噪晶振支持免費(fèi)樣品與3-5天快速打樣，整機(jī)時(shí)鐘方案可參考FPGA時(shí)鐘解決方案，選型問題可聯(lián)系FAE工程師。
六、常見問題
Q：FPGA加速卡的PCIe參考時(shí)鐘為什么必須用差分？
A：PCIe Gen4/5接口要求低抖動差分參考時(shí)鐘，DXO差分晶振抖動≤0.5pS，是保障眼圖余量與鏈路裕量的基礎(chǔ)。
Q：低相噪時(shí)鐘振蕩器在加速卡上負(fù)責(zé)哪些時(shí)鐘域？
A：負(fù)責(zé)系統(tǒng)主時(shí)鐘、以太網(wǎng)PHY時(shí)鐘、電源管理時(shí)鐘等單端時(shí)鐘域，保障系統(tǒng)時(shí)鐘純凈度。
Q：FPGA加速卡的SerDes參考時(shí)鐘選型有什么講究？
A：SerDes參考時(shí)鐘的核心指標(biāo)是RMS抖動與輸出電平。DXO差分晶振RMS抖動≤0.5pS，支持LVPECL/LVDS/HCSL三種差分輸出，可直接匹配主流FPGA SerDes接口的電平要求，無需額外電平轉(zhuǎn)換。
