算力加速與邊緣計算場景的晶振選型需求
作者：SCTF星通時頻 時間：2026-10-21 11:21:21 瀏覽次數:-
在工業AI推理卡與邊緣計算節點加速部署的2026年，FPGA板卡的性能標稱值能否兌現，越來越不取決于FPGA本身的邏輯規模，而取決于一顆晶振的抖動精度。
PCIe Gen5鏈路訓練失敗、SerDes眼圖裕量不足、寬溫環境下頻率漂移——這些讓硬件工程師反復改板的根源，往往指向同一個環節：時鐘源選型。
核心結論速覽：
- 選型邏輯：FPGA性能上限由時鐘抖動與差分信號完整性決定，內部PLL無法改善晶振自身抖動。
- 合規門檻：PCIe Gen4需<0.5ps RMS、Gen5需<0.3ps RMS；156.25MHz SerDes需≤0.3ps RMS。
- 產品對應：PCIe/SerDes選DXO差分晶振；主時鐘與PHY選低相噪晶振；輔助接口選MHz石英晶振。
- 適配場景：工業AI推理卡、邊緣計算FPGA卡、數據中心加速卡（單卡用量6~14顆）。
一、設備概述：從AI推理卡到邊緣計算節點
算力加速場景的FPGA設備形態跨度很大。同一顆FPGA裝進不同加速卡，推理吞吐可能差一截，差別常在留給SerDes的鏈路余量上。
工業AI推理卡通常搭載AMD-Xilinx Zynq UltraScale+或Intel Arria 10級別的主控，板載DDR4/DDR5內存，單卡晶振用量在6至14顆之間。
邊緣計算FPGA卡則面臨另一組約束：部署在工廠車間或戶外基站，散熱條件有限，整板功耗預算常壓在30W以下。時鐘方案必須在低抖動與低功耗之間做取舍。
兩者對時鐘的共性要求高度一致：差分參考時鐘的抖動必須足夠低，低到讓PCIe和SerDes接收端的眼圖裕量不被時鐘吃掉。
二、時鐘的具體作用：PCIe/SerDes與合規要求
FPGA加速卡上有四個關鍵時鐘節點：
- PCIe參考時鐘（100MHz）與SerDes參考時鐘（156.25MHz）
- 系統主時鐘（50/100MHz）與以太網PHY時鐘（25/125MHz）
其中，PCIe與SerDes參考時鐘直接決定高速鏈路的信號完整性。它們的硬性門檻是：
- PCIe Gen4參考時鐘抖動需 <0.5ps RMS
- PCIe Gen5收緊至 <0.3ps RMS
- 156.25MHz SerDes參考時鐘（10G/25G場景）需 ≤0.3ps RMS
這個門檻不是“建議值”。參考時鐘一旦超標，發送端眼圖會直接閉合，接收端CDR相位裕量被壓縮，必然導致降速或掉卡。
常被低估的事實是：FPGA內部的PLL只能做倍頻/分頻，無法改善晶振本身的抖動與相噪。時鐘樹的根節點質量，決定了整條鏈路的性能天花板。
三、SCTF時鐘方案如何覆蓋全鏈路需求
針對加速卡的分域時鐘需求，SCTF星通時頻采用DXO差分振蕩器與低相噪時鐘振蕩器分工覆蓋的方案：
| 系列 | 頻率范圍 | 輸出模式 | 關鍵指標 | 封裝 |
|---|---|---|---|---|
| DXO差分振蕩器 ↗ | 90~200MHz | LVPECL/LVDS/HCSL | 抖動≤0.5ps RMS max | SMD3225/5032/7050 |
| 低相噪時鐘振蕩器 ↗ | 1~54MHz | CMOS | 相噪典型-149dBc/Hz@1kHz | SMD2520/3225/5032/7050 |
| MHz時鐘振蕩器 ↗ | 1~160MHz | CMOS | 覆蓋25/50MHz輔助時鐘 | SMD2016/2520/3225/5032/7050 |
共性：頻率公差±20ppm、工作溫度-40~+85℃、工作電壓1.8/2.5/3.3V。
需要針對具體板卡做時鐘樹匹配時，可參考 FPGA時鐘解決方案 頁面的選型框架，或直接 申請樣品。
結語：在算力加速與邊緣計算方案中，SCTF星通時頻以DXO差分晶振守住PCIe/SerDes高速鏈路的抖動底線，以CN系列低相噪SPXO保障FPGA主時鐘域的純凈時基，輔以C系列MHz石英晶振覆蓋外圍接口。這套協同方案，實現從晶振選型到信號完整性的全鏈路落地。
常見問題（FAQ）
Q1：加速卡的算力不夠，可能是時鐘問題嗎？
A1：有可能。參考時鐘抖動超出鏈路預算時，接口會協商降速或反復重訓，表現出來像是算力沒跑滿，但芯片本身沒故障。
Q2：FPGA加速卡上哪些時鐘必須用差分晶振？
A2：PCIe參考時鐘（100MHz）與SerDes參考時鐘（156.25MHz）對抖動最敏感，應優先選用差分晶振；系統主時鐘與PHY時鐘可選用低相噪SPXO。
Q3：邊緣計算FPGA卡如何在低抖動與低功耗之間取舍？
A3：高速接口（PCIe/SerDes）仍需DXO差分振蕩器保證抖動指標；輔助時鐘與低速接口可選用MHz時鐘振蕩器降低整板功耗。
